Abderahman Kriouile - Méthodes Formelles pour la vérification fonctionnelle des systèmes sur puce cache cohérent

14:00
Jeudi
17
Sep
2015
Intervenant : 
Abderahman Kriouile
Équipes : 
Information détaillée : 

 

Lieu de soutenance

Grand Amphithéatre du centre de recherche Inria Grenoble Rhône-Alpes
655, avenue de l'Europe, Inovallée, 38334, Montbonnot

Composition du jury :

  • M. Radu MATEESCU, Inria - Grenoble ; Directeur de thèse
  • M. Wendelin SERWE, Inria - Grenoble ; Co-encadrant de thèse
  • M. Franz WOTAWA, IST, Université de Technologie de Graz ; Rapporteur
  • Mme Emmanuelle ENCRENAZ, LIP6, Université Pierre et Marie Curie ;  Rapporteur
  • M. Thierry JERON, Inria - Rennes ;  Examinateur
  • M. Ghassan CHEHAIBAR, Bull ; Examinateur
  • M. Guilhem BARTHES, STMicroelectronics ; Encadrant Industriel
  • M. Massimo ZENDRI, STMicroelectronics ; Encadrant Industriel
 
Résumé : 

Les architectures des systèmes sur puce (System-on-Chip, SoC) actuelles intègrent de nombreux composants différents tels que les processeurs, les accélérateurs, les mémoires et les blocs d'entrée/sortie, certains pouvant contenir des caches. Vu que l'effort de validation basée sur la simulation, actuellement utilisée dans l'industrie, croît de façon exponentielle avec la complexité des SoCs, nous nous intéressons à des techniques de vérification formelle. Nous utilisons la boîte à outils CADP pour développer et valider un modèle formel d'un SoC générique conforme à la spécification AMBA 4 ACE récemment proposée par ARM dans le but de mettre en œuvre la cohérence de cache au niveau système. Nous utilisons une spécification orientée contraintes pour modéliser les exigences générales de cette spécification. Les propriétés du système sont vérifié à la fois sur le modèle avec contraintes et le modèle sans contraintes pour détecter les cas intéressants pour la cohérence de cache. La paramétrisation du modèle proposé a permis de produire l'ensemble complet des contre-exemples qui ne satisfont pas une certaine propriété dans le modèle non contraint. Notre approche améliore les techniques industrielles de vérification basées sur la simulation en deux aspects. D'une part, nous suggérons l'utilisation du modèle formel pour évaluer la bonne construction d'une unité de vérification d'interface. D'autre part, dans l'objectif de générer des cas de test semi-dirigés intelligents à partir des propriétés de logique temporelle, nous proposons une approche en deux étapes. La première étape consiste à générer des cas de tests abstraits au niveau système en utilisant des outils de test basé sur modèle de la boîte à outils CADP. La seconde étape consiste à affiner ces tests en cas de tests concrets au niveau de l'interface qui peuvent être exécutés en RTL grâce aux services d'un outil commercial de génération de tests dirigés par les mesures de couverture. Nous avons constaté que notre approche participe dans la transition entre la vérification du niveau interface, classiquement pratiquée dans l'industrie du matériel, et la vérification au niveau système. Notre approche facilite aussi la validation des propriétés globales du système, et permet une détection précoce des bugs, tant dans le SoC que dans les bancs de test commerciales.